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Estudo de arquiteturas reconfiguráveis para aumento de desempenho de aplicações DSP
dc.creator | Ruzicki, Júlio César Mesquita | |
dc.date.accessioned | 2022-07-15T16:58:51Z | |
dc.date.available | 2022-07-15T16:58:51Z | |
dc.date.issued | 2014 | |
dc.identifier.citation | RUZICKI, Julio C. Estudo de Arquiteturas Reconfiguráveis para Aumento de Desempenho de Aplicações DSP. 2014. 62f. Dissertação (Mestrado em Ciência da Computação). Universidade Federal de Pelotas, Pelotas. | pt_BR |
dc.identifier.uri | http://guaiaca.ufpel.edu.br/handle/prefix/8520 | |
dc.description.abstract | Applications which use techniques of Digital Signal Processing (DSP) are in the most varied applications of everyday life. Normally, to perform these tasks efficiently specialized for this purpose processors are used, the Programmable Digital Signal Processors (PDSP) that have units that speed up the execution of tasks which the general purpose processors can’t do efficiently. Even the PDSP being so efficient, current methods and techniques used by the industry for the manufacture of integrated circuits can’t guarantee the progress of such devices in accordance with Moore's Law. To ensure progress, new techniques and methodologies are needed, one area of research that has contributed to increased and this is reconfigurable computing. In this paper, we present the application of this technique by coupling a reconfigurable system on a MIPS32 processor, analyzing the impacts on performance, area and energetic consumption. In this paper also is realized a comparison between commercial PDSPs, GPP and Reconfigurable System selected. The comparisons were performed by collecting and analyzing the data of the execution of applications with DSP features, implemented in the selected simulation tools. The results obtained show speed up in time execution of applications on the order of 1.79 times and energy saving on order of 45%. | pt_BR |
dc.description.sponsorship | Sem bolsa | pt_BR |
dc.language | por | pt_BR |
dc.publisher | Universidade Federal de Pelotas | pt_BR |
dc.rights | OpenAccess | pt_BR |
dc.subject | Computação | pt_BR |
dc.subject | Processamento digital de sinais | pt_BR |
dc.subject | Reconfiguração dinâmica | pt_BR |
dc.subject | Aumento de desempenho | pt_BR |
dc.subject | Redução de consumo de energia | pt_BR |
dc.subject | Digital signal processing | pt_BR |
dc.subject | Dynamic reconfiguration | pt_BR |
dc.subject | Performance increase | pt_BR |
dc.subject | Reduction of energy consumption | pt_BR |
dc.title | Estudo de arquiteturas reconfiguráveis para aumento de desempenho de aplicações DSP | pt_BR |
dc.type | masterThesis | pt_BR |
dc.description.resumo | As aplicações que utilizam técnicas de processamento digital de sinais estão nas mais variadas aplicações do cotidiano das pessoas. Usualmente, para execução destas tarefas eficientemente são utilizados processadores específicos para este fim, os processadores digitais de sinais que possuem unidades que aceleram a execução de tarefas as quais os processadores de uso geral não conseguem fazer de maneira eficiente. Mesmo os PDSPs sendo tão eficientes, os atuais métodos e técnicas utilizados pela indústria para fabricação de circuitos integrados não conseguem garantir a evolução de tais dispositivos segundo o previsto pela Lei de Moore. Para garantir a evolução, novas técnicas e metodologias são necessárias, uma das áreas de pesquisa que tem aumentado e contribuído para isto é a de arquiteturas reconfiguráveis. Este trabalho apresenta a aplicação desta técnica através da acoplagem de um sistema reconfigurável em um processador MIPS32, analisando os impactos em desempenho, área e consumo energético. O trabalho também realiza a comparação entre PDSP comerciais, GPP e Sistema Reconfigurável selecionados. As comparações foram realizadas através de levantamento e análise dos dados da execução de aplicações com características DSP, executadas nas ferramentas de simulação selecionadas. Os resultados mostraram que foi obtida aceleração na execução das aplicações na ordem de 1,79 vezes com economia de energia da ordem de 45%. | pt_BR |
dc.publisher.department | Centro de Desenvolvimento Tecnológico | pt_BR |
dc.publisher.program | Programa de Pós-Graduação em Computação | pt_BR |
dc.publisher.initials | UFPel | pt_BR |
dc.subject.cnpq | CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO | pt_BR |
dc.publisher.country | Brasil | pt_BR |
dc.contributor.advisor1 | Mattos, Júlio Carlos Balzano de |
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PPGC: Dissertações e Teses [230]
Dissertações e teses.